IC Dev Process · v1.0
芯片开发流程 v1.0
Spec · RTL · Verification · DFT · Backend · Tapeout · Bring-up · MP
一次流片一次成功 · 让每片硅都值得信赖
8
关键阶段
≥80%
一次流片成功率
0
功能 Critical Bug
芯片开发流程 v1.0
摘要
本文档定义 Xisound 声学 DSP 芯片（XiDSP / 未来 XiCore）从立项到量产的完整开发流程。
覆盖 Spec 立项、架构、RTL 设计、功能验证（UVM）、DFT、物理实现、Tapeout、Bring-up、MP（量产） 八大阶段。
采用 阶段门禁（Phase Gate） 机制，每个阶段均有明确的产出物、评审人、Go/No-Go 标准。
本流程与 hw-dev-spec.md 互补：硬件规范覆盖 PCB 与系统集成，本文聚焦芯片本体。
1. 适用范围
- XiDSP 系列：声学专用 DSP（16/32/64 核扩展路线）
- XiCore 系列（规划）：车规高端 SoC
- Chiplet / IP 外包（未来）：对接晶圆厂、EDA、封测厂
不适用：纯软件、纯 FPGA 原型（FPGA 可作为验证手段，见 §4.4）。
2. 阶段总览
graph LR
S1[Spec 立项] --> S2[架构设计]
S2 --> S3[RTL 设计]
S3 --> S4[功能验证]
S4 --> S5[DFT 设计]
S5 --> S6[物理实现]
S6 --> S7[Tapeout]
S7 --> S8[Bring-up]
S8 --> S9[MP 量产]
class S1 xyL0
class S2,S3 xyL2
class S4,S5 xyL3
class S6,S7 xyL4
class S8 xyWarn
class S9 xySuccess| 阶段 | 英文 | 核心产出 | 门禁审批 | 典型时长 |
|---|---|---|---|---|
| 1. Spec 立项 | Specification | MRD + 芯片 Spec + ROI 模型 | CTO + CEO | 2-4 周 |
| 2. 架构设计 | Architecture | Micro-architecture + Partition | CTO | 4-8 周 |
| 3. RTL 设计 | RTL Design | Verilog/SystemVerilog RTL | 芯片 Leader | 8-16 周 |
| 4. 功能验证 | Verification | UVM Testbench + 覆盖率报告 | 验证 Leader | 与 RTL 并行 |
| 5. DFT 设计 | DFT | Scan / MBIST / Boundary Scan | DFT Leader | 4-6 周 |
| 6. 物理实现 | Backend | GDS + Signoff 报告 | 后端 Leader | 8-12 周 |
| 7. Tapeout | Tapeout & Fab | GDS 封版 → 晶圆厂 | CTO + CEO 双签 | 制程相关 12-24 周 |
| 8. Bring-up | Silicon Bring-up | 样片跑通 + 出厂测试程序 | CTO | 4-8 周 |
| 9. MP | Mass Production | 量产晶圆 + 封测 + FT | COO + CTO | 持续 |
3. Spec 立项与架构
3.1 Spec 立项（Phase 1）
Spec 立项必含 8 项
- 目标应用（如车载 / 专业音响 / 耳机 TWS）
- 市场 TAM / SAM / SOM 估算
- 竞品对标（ADI SigmaDSP / Cirrus Logic / TI）
- 关键性能指标（MIPS / 功耗 / 延迟 / SNR / 通道数）
- 工艺节点与封装路线
- 成本模型（Wafer + 封测 + 测试）
- 研发周期与里程碑
- 合规目标（AEC-Q100 / 消费类）
立项评审由 CEO + CTO 联合签批；车规芯片还需 首批客户 LOI（意向函） 作为硬约束之一。
3.2 架构设计（Phase 2）
- Micro-architecture 文档：流水线、寄存器、总线、存储层次
- Partition：按 IP 块划分（CPU core / DSP MAC / DMA / Audio Interface / PLL / PMU）
- 接口 Spec：AXI / APB / I2S / TDM / PDM 等总线接口 Spec
- 性能建模：用 SystemC / Python 做性能 & 功耗模型（早于 RTL）
- ADR：关键架构决策均需撰写 ADR（记录备选方案、理由、trade-off）
4. RTL 设计与功能验证
4.1 RTL 编码规范
- 语言：SystemVerilog（综合子集）；必要的 IP 集成可用 Verilog-2001
- 编码风格：
- 时钟域只使用 同步设计；必要的异步交互走标准同步器 / FIFO
- 不使用
initial做综合逻辑 - 不使用
force/release - 复位策略：全局同步复位 + 本地异步复位（按 IP 策略）
- Lint：
spyglass lint/verilator lint/Jasper linting零 Error，Warning 分类消除 - CDC：所有跨时钟域信号过 Jasper CDC / Spyglass CDC 无报告违规
4.2 功能验证（UVM）
- 框架：UVM 1.2+，遵循 Xisound 验证方法学规范（子规范待定）
- 覆盖率目标：
- 代码覆盖率（行/分支/表达式）≥ 99%
- 功能覆盖率（功能点）≥ 99%
- 断言覆盖率 ≥ 95%
- 回归：
- Nightly Regression：核心测试集，夜跑 8 小时以内
- Weekly Regression：全量，48 小时以内
- Release Regression：Tapeout 前至少 1 次零 Fail
4.3 Formal Verification（选配，高 ASIL 场景必配）
- 对关键模块（仲裁器 / FIFO / 中断控制器）使用 Jasper Formal
- Tapeout 前完成 Top-level Connectivity Check
4.4 FPGA 原型
- FPGA 作为软件早期接入 + 算法早期调优的工具
- FPGA 代码以 RTL 子集为主，严禁 FPGA-only 路径
- 流片前 FPGA 需跑通至少 1 个完整客户 Demo
5. DFT（可测试性设计）
5.1 DFT 组件
| 组件 | 用途 | 目标 |
|---|---|---|
| Scan Chain | 组合逻辑测试 | Stuck-at 覆盖率 ≥ 99% |
| MBIST | 存储器 BIST | SRAM 100% / ROM 校验 |
| LBIST | 逻辑 BIST（车规） | 上电 Self-test |
| Boundary Scan | JTAG/IEEE 1149.1 | 板级互联测试 |
| IJTAG（IEEE 1687） | 内部 IP 访问 | 调试 / Calibration |
5.2 DFT 介入时机
- 在 架构阶段（Phase 2）就确定 DFT 策略（Scan 比例 / BIST 覆盖）
- RTL 阶段预留 DFT 钩子（control/observe 点）
- Gate-level 阶段完成 Scan 插入 + ATPG 生成测试向量
6. 物理实现（Backend）
6.1 流程
graph LR
A[Synthesis<br/>综合] --> B[Floorplan<br/>布局规划]
B --> C[Placement<br/>布局]
C --> D[CTS<br/>时钟树]
D --> E[Routing<br/>布线]
E --> F[Signoff<br/>签核]
F --> G[GDS 封版]
class A,B xyL2
class C,D,E xyL3
class F xyWarn
class G xySuccess6.2 Signoff 项
| 项 | 工具示例 | 目标 |
|---|---|---|
| STA（Static Timing） | PrimeTime | setup / hold 0 违规 |
| Power（动态/静态） | PTPX / Voltus | 满足 Spec ± 10% |
| IR Drop | Redhawk / Voltus | < 5% VDD |
| EM（电迁移） | Redhawk | 寿命 ≥ 10 年 |
| DRC / LVS | Calibre / ICV | 0 违规 |
| Antenna | Calibre | 0 违规 |
| ESD / Latch-up | Calibre PERC | 按工艺库规则 |
6.3 GDS 封版评审
- CTO + 芯片 Leader + 后端 Leader + 封装 Leader + 晶圆厂 FAE 五方联合评审
- 关键输出：Signoff 报告合集 + Known issues 清单 + Bring-up Plan
7. Tapeout 与 Bring-up
7.1 Tapeout 红线
Tapeout 八不放
- 任何 Signoff 项有 Open
- Release Regression 有 Fail
- CDC / Lint / Formal 有未豁免的违规
- 代码 / 功能 / 断言覆盖率未达标
- DFT ATPG 覆盖率未达标
- 版本工具链未冻结
- Bring-up Plan 未出
- 封测厂未就绪
只要一项未清零，不允许 Tapeout。流程与详细 Check List 见 XiTest 三件套中的 Tapeout 放行流程。
7.2 Tapeout 到回片
- 典型制程 12-24 周（随节点与晶圆厂）
- 期间并行：测试向量优化、评估板（EVB）硬件、Bring-up 软件框架、Driver
7.3 Bring-up 流程
graph LR
A[样片回片] --> B[目检 + 封装检查]
B --> C[上电验证]
C --> D{PLL 锁定?}
D -- 否 --> F[定位: 电源/时钟]
F --> C
D -- 是 --> E[CPU/DSP 跑空]
E --> G[存储器 BIST]
G --> H[IP 逐个验证]
H --> I[应用级 Demo]
I --> J[发布 A0 版本]
class A xyL0
class B,C xyL2
class D xyWarn
class F xyError
class E,G,H xyL3
class I xyL4
class J xySuccess7.4 Bring-up 通过标准
- 所有 IP 功能验证通过
- 关键性能指标达 Spec 80% 以上（首版典型结果）
- 功耗在 Spec ± 15% 以内
- 出厂测试程序（FT Program）完成初版
- 评估板（EVB）可稳定运行客户 Demo ≥ 4 小时
8. 芯片版本与量产
8.1 芯片版本命名
- A0 / A1 / A2：首版（A0）及其 metal-fix
- B0 / B1：全 mask 重流（重大修改）
- 建议版本：A0 用于样片验证、B0 / A1 进入量产
8.2 MP（量产）阶段
| 产出 | 说明 |
|---|---|
| FT Program | 封测厂执行的出厂测试 |
| PCM（工艺控制监测） | 每片 wafer 抽测 |
| Yield Report | 良率月报（目标 ≥ 80%，车规 ≥ 90%） |
| 失效分析（FA） | 客户返修或内测异常时触发 |
| Datasheet（最终版） | 对外发布 |
| Errata | 已知缺陷与 workaround |
8.3 PCN（Product Change Notification）
任何影响客户的变更（工艺迁移 / 封装变更 / datasheet 修订）必须按 PCN 流程提前 90 天通知客户。
9. 附录
9.1 关键人员与 RACI
| 阶段 | Responsible | Accountable | Consulted | Informed |
|---|---|---|---|---|
| Spec | 产品 PM | CTO | CEO / 市场 / FAE | 全公司 |
| 架构 | 架构师 | 芯片 Leader | 算法 / 软件 | 验证 / DFT / 后端 |
| RTL | RTL 工程师 | 芯片 Leader | 架构师 | 验证 |
| 验证 | 验证工程师 | 验证 Leader | RTL / 架构 | CTO |
| DFT | DFT 工程师 | DFT Leader | 后端 / 封测 | CTO |
| 后端 | 后端工程师 | 后端 Leader | RTL / 验证 | CTO |
| Tapeout | 后端 Leader | CTO | 全体 | CEO |
| Bring-up | Bring-up 工程师 | 芯片 Leader | 软件 / 硬件 | CTO |
9.2 关联文档
9.3 版本历史
| 版本 | 日期 | 要点 |
|---|---|---|
| v1.0 | 2026-05-05 | 首版 · 8 阶段门禁 + Tapeout 八不放 |
ic-dev-spec.md · D1-B-PROC-001 · v1.0 · 2026-05-05 · Xisound 研发中心